DE0でジュリア集合

FPGA、Verilogの学習。
苦戦していたDE0でジュリア集合を描画する件を一旦完了。

この動画が目標。

で、こんな感じにはできた。

・ジュリア集合は浮動小数点数がなくてもなんとかなる。
　固定小数でもなく整数値のみでやれた。
・ジュリア集合の複数回の計算処理を並列化しているが、QuartusのWebEditionのゲート数だと、並列度(=moduleインスタンス数)に限界があり、ちょっと描画がギクシャクしている。
　結局5並列でいっぱいに。
・除算を行うと1除算で800ロジックを消費するので、必要最低限にする必要がある。
・デバッグが鬼。
・シミュレータで確認できても論理合成して実機で動作させると異なる動きになるときがある。
・論理合成に時間がかかる。14,000とちょいのゲート数で5分くらい。
　Try&Errorでやっていると時間がかかってしょうがない。

並列度をもっと上げられたら目標動画くらいにスムーズになるのだが。。