QuartusIIにて論理合成が完了しない。 80%で50分位待っても止まったまま。結局、以下の様な記載があった為。 while ((c < 32768) && (count > 0)) beginこれをこうしたらサクッと終わった。 while (count > 0) begin if (c >= 32768) begin disable FOR_BREA…

そうか。。 浮動小数点数は基本的には論理合成はできないのか。 どうしよう。。

SystemVerilogにはなっているがダメ。かれこれ１週間。。 今VarilogソースをVHDLに移植中。